📄Работа №80126
Тема: МОДЕЛИРОВАНИЕ АППАРАТНОЙ АРХИТЕКТУРЫ МНОГОЯДЕРНОГО УСКОРИТЕЛЯ XEON PHI В КОНТЕКСТЕ ПАРАЛЛЕЛЬНОЙ ОБРАБОТКИ БАЗ ДАННЫХ
Тип работы
Бакалаврская работа
Предмет
информатика
Объем:
39 листов
Год:
2016
Просмотров:
184
4290
руб.
🛒 Купить работу
Не подходит эта работа?
Закажите новую по вашим требованиям
Узнать цену на написание
Закажите новую по вашим требованиям
Представленный материал является образцом учебного исследования, примером структуры и содержания учебного исследования по заявленной теме. Размещён исключительно в информационных и ознакомительных целях.
Workspay.ru оказывает информационные услуги по сбору, обработке и структурированию материалов в соответствии с требованиями заказчика.
Размещение материала не означает публикацию произведения впервые и не предполагает передачу исключительных авторских прав третьим лицам.
Материал не предназначен для дословной сдачи в образовательные организации и требует самостоятельной переработки с соблюдением законодательства Российской Федерации об авторском праве и принципов академической добросовестности.
Авторские права на исходные материалы принадлежат их законным правообладателям. В случае возникновения вопросов, связанных с размещённым материалом, просим направить обращение через форму обратной связи.
Настоящий учебно-методический информационный материал размещён в ознакомительных и исследовательских целях и представляет собой пример учебного исследования. Не является готовым научным трудом и требует самостоятельной переработки.
📋 Содержание
ВВЕДЕНИЕ 5
1. АРХИТЕКТУРА INTEL MIC 7
1.1. Первое поколение: Knights Ferry 7
1.2. Второе поколение: Knights Corner 7
1.3. Третье поколение: Knights Landing 9
2. ОБЗОР СУЩЕСТВУЮЩИХ МОДЕЛЕЙ 11
2.1. Вычислительные модели многопроцессорных систем 11
2.1.1. Модель PRAM 11
2.1.2. Модель BSP 13
2.1.3. Модель LogP 15
2.1.4. Модель HBSP 16
2.2. Модели параллельных систем баз данных 18
2.2.1. Модель для машины Gamma 19
2.2.2. Модель DMM 22
3. МОДЕЛИРОВАНИЕ АППАРАТНОЙ АРХИТЕКТУРЫ INTEL XEON PHI 24
3.1. Модель аппаратной архитектуры 24
3.2. Модель операционной среды 28
3.3. Стоимостная модель 29
4. РАЗРАБОТКА ЭМУЛЯТОРА 32
4.1. Модель вариантов использования 32
4.2. Принцип работы эмулятора 34
4.3. Средства разработки 34
ЗАКЛЮЧЕНИЕ 35
ЛИТЕРАТУРА 36
1. АРХИТЕКТУРА INTEL MIC 7
1.1. Первое поколение: Knights Ferry 7
1.2. Второе поколение: Knights Corner 7
1.3. Третье поколение: Knights Landing 9
2. ОБЗОР СУЩЕСТВУЮЩИХ МОДЕЛЕЙ 11
2.1. Вычислительные модели многопроцессорных систем 11
2.1.1. Модель PRAM 11
2.1.2. Модель BSP 13
2.1.3. Модель LogP 15
2.1.4. Модель HBSP 16
2.2. Модели параллельных систем баз данных 18
2.2.1. Модель для машины Gamma 19
2.2.2. Модель DMM 22
3. МОДЕЛИРОВАНИЕ АППАРАТНОЙ АРХИТЕКТУРЫ INTEL XEON PHI 24
3.1. Модель аппаратной архитектуры 24
3.2. Модель операционной среды 28
3.3. Стоимостная модель 29
4. РАЗРАБОТКА ЭМУЛЯТОРА 32
4.1. Модель вариантов использования 32
4.2. Принцип работы эмулятора 34
4.3. Средства разработки 34
ЗАКЛЮЧЕНИЕ 35
ЛИТЕРАТУРА 36
📖 Введение
На сегодняшний день человечество накопило огромное количество информации, объем которой продолжает увеличиваться: примерное увеличение - 20% с каждым годом [24]. Необходимость хранения, обработки и анализа сверхбольших объемов данных обусловлена достижениями в естественных науках: физика, астрономия, биология, медицина, экономика. Например, сегодня одним из наиболее производительных источников сверхбольших научных данных является Большой андронный коллайдер (Large Hadron Collider, БАК). Эксперименты, проводимые на БАК с помощью цифровых сенсорных датчиков, требуют значительных компьютерных ресурсов для хранения и обработки сырых данных. Помимо экспериментальных данных необходимо хранить синтетические данные (полученные при численном моделировании). Общий размер собранной с большого андронного коллайдера информации достигает десятков терабайт, а это - лишь единичный пример. Такой объем данных не может обрабатываться классическими средствами и требует использования многопроцессорных систем баз данных. Параллельные СУБД (Система Управления Базами Данных), реализованные на аппаратной платформе кластерных вычисли-тельных систем, являются одним из наиболее эффективных средств обработки сверхбольших баз данных.
На сегодняшний день одним из перспективных направлений развития параллельных систем баз данных являются использование гибридных вычислительных комплексов с узлами, содержащими многоядерные со-процессоры. Существуют исследования, оценивающие производительность подобных систем под нагрузкой, сходной с нагрузкой, создающейся при выполнении запросов к параллельным системам баз данных, показывающие эффективность подобных архитектур.
В соответствии с этим является актуальной задача моделирования и исследования многопроцессорных систем баз данных, оснащенных многоядерными сопроцессорами.
Цель и задачи исследования
Основной целью работы является разработка математической модели аппаратной архитектуры многоядерного ускорителя Intel Xeon Phi в контексте параллельной обработки баз данных.
Для достижения поставленной цели необходимо решить следующие задачи:
- изучить архитектуру Intel MIC;
- выполнить обзор существующих моделей параллельных систем;
- предложить методы моделирования аппаратной архитектуры многоядерного ускорителя Intel Xeon Phi в контексте параллельной обработки баз данных;
- реализовать модель в виде программного эмулятора;
Структура и объем работы
Работа состоит из введения, четырех основных разделов, заключения и библиографии. Объем составляет 38 страниц, объем библиографии - 25 наименований.
Содержание работы
В первом разделе описана архитектура Intel MIC.
Во втором разделе выполнен обзор моделей параллельных систем.
В третьем разделе предложена модель аппаратной архитектура Intel Xeon Phi.
В четвертом разделе приведены детали проектирования и разработки программного эмулятора, реализующего разработанную модель.
В заключении подводятся итоги, приводятся основные результаты работы.
На сегодняшний день одним из перспективных направлений развития параллельных систем баз данных являются использование гибридных вычислительных комплексов с узлами, содержащими многоядерные со-процессоры. Существуют исследования, оценивающие производительность подобных систем под нагрузкой, сходной с нагрузкой, создающейся при выполнении запросов к параллельным системам баз данных, показывающие эффективность подобных архитектур.
В соответствии с этим является актуальной задача моделирования и исследования многопроцессорных систем баз данных, оснащенных многоядерными сопроцессорами.
Цель и задачи исследования
Основной целью работы является разработка математической модели аппаратной архитектуры многоядерного ускорителя Intel Xeon Phi в контексте параллельной обработки баз данных.
Для достижения поставленной цели необходимо решить следующие задачи:
- изучить архитектуру Intel MIC;
- выполнить обзор существующих моделей параллельных систем;
- предложить методы моделирования аппаратной архитектуры многоядерного ускорителя Intel Xeon Phi в контексте параллельной обработки баз данных;
- реализовать модель в виде программного эмулятора;
Структура и объем работы
Работа состоит из введения, четырех основных разделов, заключения и библиографии. Объем составляет 38 страниц, объем библиографии - 25 наименований.
Содержание работы
В первом разделе описана архитектура Intel MIC.
Во втором разделе выполнен обзор моделей параллельных систем.
В третьем разделе предложена модель аппаратной архитектура Intel Xeon Phi.
В четвертом разделе приведены детали проектирования и разработки программного эмулятора, реализующего разработанную модель.
В заключении подводятся итоги, приводятся основные результаты работы.
✅ Заключение
В работе рассмотрены вопросы моделирования и анализа аппаратной архитектуры Intel Xeon Phi. В результате работы получены следующие результаты:
1) изучена архитектура Intel MIC;
2) выполнен обзор существующих моделей параллельных систем;
3) предложены методы моделирования аппаратной архитектуры многоядерного ускорителя Intel Xeon Phi в контексте параллельных систем баз данных;
4) на основе предложенной модели разработан программный эмулятор, позволяющий моделировать и исследовать различные конфигурации для предложенной аппаратной архитектуры.
Таким образом, поставленная цель достигнута.
Направлением дальнейших исследований будет расширение модели на вычислительные кластеры с узлами, содержащими множество многоядерные ускорителей.
1) изучена архитектура Intel MIC;
2) выполнен обзор существующих моделей параллельных систем;
3) предложены методы моделирования аппаратной архитектуры многоядерного ускорителя Intel Xeon Phi в контексте параллельных систем баз данных;
4) на основе предложенной модели разработан программный эмулятор, позволяющий моделировать и исследовать различные конфигурации для предложенной аппаратной архитектуры.
Таким образом, поставленная цель достигнута.
Направлением дальнейших исследований будет расширение модели на вычислительные кластеры с узлами, содержащими множество многоядерные ускорителей.
ИЛИ
Поиск аналога
📕 Список литературы
🛒 Оформить заказ
⚡ Работу высылаем в течении 5 минут после оплаты.