Разработка алгоритма умножения 4
Логический синтез одноразрядного четверичного сумматора 8
Логический синтез одноразрядного четверичного умножителя 8
Логический синтез одноразрядного четверичного сумматора на основе мультиплексоров 23
Логический синтез преобразователя множителя (ПМ) 26
Временные затраты на умножение 28
Литература 29
Приложения:
OChS.bmp
voros_summ.bmp
voros_summ_bez_ochus.bmp
voros_summ_s_ochus.bmp

Купить

Исходные данные

исходные сомножители: Мн = 49,27; Мт = 38,70;
алгоритм умножения: В;
метод умножения: умножение закодированного двоично-четверичного множимого на 2 разряда двоичного множителя одновременно в дополнительных кодах;
коды четверичных цифр множимого для перехода к двоично-четверичной системе кодирования: 04  01, 14  11, 24  00, 34  10; (Мн)
тип синтезируемого умножителя: структурные схемы приведены для умножителя 2-го типа (ОЧУС, ОЧС, аккумулятор).
Способ минимизации для аппаратной реализации ОЧС – Метод Квайна – Мак-Класки, ОЧУС – Карты Карно-Вейча, логический базис для аппаратной реализации – базисы А3 и А6. Отдельно ОЧС реализуется на мультиплексорах.
Арифметические операции сложения двоично-четверичных чисел с разными знаками в дополнительных кодах и умножения на 2 разряда множителя в дополнительных кодах должны выполняться одним цифровым устройством, именуемым сумматор-умножитель. Учитывая то, что суммирующие узлы обязательно входят в состав умножителя, начнем синтез с разработки алгоритма умножения.
 

Купить